職位描述/工作職責(zé)1. 負(fù)責(zé)芯片RTL synthesis、Timing/Power Signoff；2. 負(fù)責(zé)Formal驗(yàn)證和Low Power規(guī)則檢查；3. 負(fù)責(zé)全芯片Timing ECO工作。崗位要求/任職要求必備經(jīng)驗(yàn)/技能：1. 具備3年或3年以上相關(guān)工作經(jīng)驗(yàn)；2. 熟悉主流synthesis和signoff工具；3. 熟悉Verilog/SDC/UPF語(yǔ)法和流程, 有Function Safety相關(guān)經(jīng)驗(yàn)和知識(shí)更佳；4. 熟悉Makefile/Tcl/Perl等腳本處理語(yǔ)言5. 具備良好的溝通能力、以及良好的英語(yǔ)讀寫(xiě)能力（需過(guò)英語(yǔ)六級(jí))6. 具備工作抗壓能力和態(tài)度認(rèn)真，責(zé)任心強(qiáng)。具備以下經(jīng)驗(yàn)/技能，優(yōu)先考慮：1. 有過(guò)實(shí)際大規(guī)模數(shù)字集成電路synthesis和signoff經(jīng)驗(yàn)優(yōu)先；2. 有過(guò)advanced工藝16nm；7nm以及以下工藝經(jīng)驗(yàn)優(yōu)先；3. 具備Automotive項(xiàng)目經(jīng)驗(yàn)者優(yōu)先。

奕行智能 E.V.A.S Inteligence 定位為一家 AI 大模型時(shí)代“云-端一體”的通用 AI 計(jì)算芯片公司，以先進(jìn)的 AI 內(nèi)核計(jì)算架構(gòu)和 Scale Up 互聯(lián)作為核心技術(shù)。總部在上海，是公司主要的研發(fā)運(yùn)營(yíng)中心，同時(shí)在杭州、深圳、南京、北京等地均設(shè)有研發(fā)中心，目前融資超 1 億美金。核心團(tuán)隊(duì)：核心團(tuán)隊(duì)為國(guó)內(nèi)半導(dǎo)體行業(yè)的高端配置。平均從業(yè)時(shí)間超過(guò) 15 年，既有在 Socionext、安霸、海思、中興、Nvidia、AMD、Cadence、Trident 這些業(yè)界頭部半導(dǎo)體公司的豐富產(chǎn)品經(jīng)驗(yàn)，又有共同在一起合作多年的團(tuán)隊(duì)信任和默契、凝聚力和戰(zhàn)斗力。團(tuán)隊(duì)的布局覆蓋了從應(yīng)用、架構(gòu)算法、軟件及工具鏈、SOC 系統(tǒng)架構(gòu)、芯片前后端實(shí)現(xiàn)到產(chǎn)品量產(chǎn)的產(chǎn)業(yè)全鏈條的專(zhuān)家。